技術_混合鍵合
定義
混合鍵合（Hybrid Bonding）是同時完成介電質（SiO₂/SiCN）與金屬（Cu）鍵合的 3D 整合技術，不需要焊料凸塊（solder bump）。相較 FC 覆晶鍵合（bump pitch ~40–100 µm），混合鍵合可做到 <10 µm pitch，互連密度提升 100–1000 倍，是 HBM 堆疊、CPO PIC+EIC 整合、chiplet 異質整合的關鍵技術。
主要形式：
- CoW（Chip-on-Wafer）：單顆 die 對整片晶圓鍵合，OSAT（如 ASE）主要路線
- W2W（Wafer-to-Wafer）：整片晶圓對晶圓鍵合，研究機構（imec）與 IDM（Intel FOVEROS Direct）路線，良率要求更高但吞吐更大
圖解
flowchart TD A[表面電漿活化<br/>N₂/Ar 電漿] --> B[初始接觸<br/>鍵合波前角度控制] B --> C[室溫 Van der Waals 鍵合<br/>介電質介面閉合] C --> D[退火<br/>150–300°C，銅擴散鍵合] D --> E[混合鍵合完成<br/>Cu/SiCN 同步接合] style B fill:#ffa94d,stroke:#333 style E fill:#74c0fc,stroke:#333
技術原理
CoW 混合鍵合（ASE ECTC 2026）
ASE 在 ECTC 2026 發表的研究揭示：CoW 介面氣泡的根本原因是「初始鍵合波前角度」，而非表面活化不足或材料問題。
| 鍵合波前角度 | A | B | C | D（最佳） |
|---|---|---|---|---|
| 8×12×0.05mm TEOS 良率 | 2.8% | ~30% | ~70% | 99% |
| 氣泡位置 | 卡中央 | 往邊緣移 | 更往外 | 完全無氣泡 |
關鍵洞見：角度 D 讓鍵合波從中心向邊緣有序推進，氣體完全被趕出介面。此方法：
- 不靠新材料或化學，只調機構旋鈕（現有機台就能調）
- 跨超薄晶片（0.03 mm）、細間距（6 µm）、異質介面（organic-on-TEOS）通用
- 良率 95–99% 跨三種厚度
W2W 混合鍵合（imec ECTC 2026）
imec 把互連間距推到 200 nm，並揭示瓶頸已從鍵合本身轉移到對位精度與 CMP 平整度：
| 間距 | 良率 | 主要限制 |
|---|---|---|
| >300 nm | 100% | — |
| 250/225 nm | ~65%+ | 對位、CMP |
| 200 nm | ~20% | 良率懸崖（腐蝕/微影/電鍍） |
三個技術突破：
- 六角格焊墊排列：同密度下各方向間距一致，CMP 更平整
- 微影預補償：把晶圓可重複非線性對位誤差（指紋）在鍵合前反向補正，殘差從 60 nm 砍到 20 nm（3×）
- EVG NT3 對位機：面對面 overlay <100 nm；pad-to-pad <50 nm die 比例從 60% 提升至 80%
關鍵參數 / 判斷指標
| 指標 | CoW | W2W | 意義 |
|---|---|---|---|
| 互連間距 | 6–15 µm（量產） | 200–300 nm（研究） | 密度 |
| 良率 | 95–99%（角度 D） | 65%（250 nm）/ 20%（200 nm） | 商業化門檻 |
| 對位精度 | ±1 µm（Shibaura TFC-6500） | <50 nm（imec EVG NT3） | 設備門檻 |
| 退火溫度 | 150–300°C | 同 | 後段 BEOL 相容性 |
技術瓶頸 / 風險
- 200 nm 良率懸崖（imec）：銅腐蝕、小焊墊微影 CD 控制、電鍍填孔同時出現問題
- CMP 均一性：焊墊密度需 ≤25%（避免界面空洞），CMP tool 差異直接影響良率
- CoW 良率對晶片尺寸/翹曲敏感：最佳角度需依晶片規格重新校準
- 可靠度長期數據：業界仍在累積，特別是異質材料介面（organic-on-TEOS）
關鍵廠商
| 環節 | 廠商 | 角色 |
|---|---|---|
| CoW 量產 | 3711_日月光投控（市） | ECTC 2026 CoW HB 良率研究，OSAT 龍頭 |
| W2W 研究 | imec（未） | 200 nm 間距驗證，Beyne 團隊 |
| CoW 設備 | Shibaura TFC-6500 | ±1 µm 3σ 對位精度 |
| W2W 對位機 | EVG NT3 | face-to-face overlay <100 nm |
| SoIC 混合鍵合 | 2330_台積電（市） | N65 PIC + N7 EIC 的 SoIC 混合鍵合（COUPE） |
應用場景
- HBM 堆疊：HBM3E/HBM4 die-to-die 混合鍵合（Micron/SK Hynix）
- CPO PIC+EIC 整合（TSMC COUPE）：替代 bump 增加 23× 頻寬密度
- chiplet 異質整合：邏輯 + 記憶體 + 光子 3D 整合
- AI scale-up CPO 終局架構：switch ASIC + 光引擎共平台
相關技術
- 技術_CPO（CPO SoIC 鍵合整合 PIC+EIC）
- 技術_矽光子（SiPh）（SiPh PIC 是 HB 的主要對象之一）
- 技術_玻璃基板（TGV 填銅與 HB 為相鄰製程）
來源
- research_simpletechtrend_CPO矽光子ECTC2026_20260629（ASE CoW ECTC 2026 / imec W2W ECTC 2026）