技術_混合鍵合
定義
混合鍵合（Hybrid Bonding）是同時完成介電質（SiO₂/SiCN）與金屬（Cu）鍵合的 3D 整合技術，不需要焊料凸塊（solder bump）。相較 FC 覆晶鍵合（bump pitch ~40–100 µm），混合鍵合可做到 <10 µm pitch，互連密度提升 100–1000 倍，是 HBM 堆疊、CPO PIC+EIC 整合、chiplet 異質整合的關鍵技術。
混合鍵合 vs TCB 過渡期（HBM4 世代）
時期 主流接合方式 說明 2025-2026 TCB（熱壓接合）全盛 TC-NCF（Non-Conductive Film）主流；HBM3e 16-hi TCB 2027-2028 TCB + 混合鍵合並行 HBM4 12-hi 率先引入混合鍵合；Amkor商業甜蜜點 6µm 2029+ 混合鍵合主流化 HBM4E 16-hi 以後混合鍵合必要（bump pitch 物理限制） Amkor 商業甜蜜點：6µm pitch CoW 混合鍵合已具商業量産可行性（2026 年 ECTC Amkor 論文）。
主要形式：
- CoW（Chip-on-Wafer）：單顆 die 對整片晶圓鍵合，OSAT（如 ASE）主要路線
- W2W（Wafer-to-Wafer）：整片晶圓對晶圓鍵合，研究機構（imec）與 IDM（Intel FOVEROS Direct）路線，良率要求更高但吞吐更大
圖解
圖（晶圓到先進封裝全流程，2026-05）：SoIC / Hybrid Bonding 截面——Top die（SRAM/記憶體）以 Cu-Cu + SiCN 氧化物混合鍵合（直接鍵合，無焊料）接合至 Base logic die，形成 3D 堆疊。混合鍵合使 SRAM↔Logic 的互連 pitch 從 µbump 的 40µm 縮至 <10µm，頻寬密度提升 10-100×。
圖（光測試期中產業報告）：TSMC COUPE（Chip-on-Wafer Using Photonic Elements）截面——(a) EIC 與 PIC 透過 TSMC-SoIC™ F2F（Face-to-Face）混合鍵合，Cu pad 對 Cu pad 直接接合，無 bump/solder；(b) COUPE 完整堆疊：Support Si → EIC（F2F 鍵合至 PIC）→ PIC（含 GC 光柵耦合器、embedded micro-lens 嵌入式微透鏡、TDV 穿矽通孔）→ Metal Reflector（光路 90° 折射至光纖）。混合鍵合使 EIC↔PIC 接合間距縮至 <1µm，是 CPO 光引擎電光整合密度突破的關鍵製程。
圖（福邦證券，2025-06）：先進封裝技術路線圖（YOLE，2019–2029）。3D Stack Pitch（W2W/D2W/D2D）從 >5µm 降至 <1µm；Bump I/O Pitch 從 80µm 降至 40µm；RDL L/S 從 >5/5µm 降至 >2/2µm。混合鍵合（Hybrid Bonding）對應 D2W/W2W 最小 pitch 軌跡，是 2027–2029 年 chiplet 異質整合的主流封裝方向，取代傳統 µbump flip-chip。
技術原理
CoW 混合鍵合（ASE ECTC 2026）
ASE 在 ECTC 2026 發表的研究揭示：CoW 介面氣泡的根本原因是「初始鍵合波前角度」，而非表面活化不足或材料問題。
| 鍵合波前角度 | A | B | C | D（最佳） |
|---|---|---|---|---|
| 8×12×0.05mm TEOS 良率 | 2.8% | ~30% | ~70% | 99% |
| 氣泡位置 | 卡中央 | 往邊緣移 | 更往外 | 完全無氣泡 |
關鍵洞見：角度 D 讓鍵合波從中心向邊緣有序推進，氣體完全被趕出介面。此方法：
- 不靠新材料或化學，只調機構旋鈕（現有機台就能調）
- 跨超薄晶片（0.03 mm）、細間距（6 µm）、異質介面（organic-on-TEOS）通用
- 良率 95–99% 跨三種厚度
W2W 混合鍵合（imec ECTC 2026）
imec 把互連間距推到 200 nm，並揭示瓶頸已從鍵合本身轉移到對位精度與 CMP 平整度：
| 間距 | 良率 | 主要限制 |
|---|---|---|
| >300 nm | 100% | — |
| 250/225 nm | ~65%+ | 對位、CMP |
| 200 nm | ~20% | 良率懸崖（腐蝕/微影/電鍍） |
三個技術突破：
- 六角格焊墊排列：同密度下各方向間距一致，CMP 更平整
- 微影預補償：把晶圓可重複非線性對位誤差（指紋）在鍵合前反向補正，殘差從 60 nm 砍到 20 nm（3×）
- EVG NT3 對位機：面對面 overlay <100 nm；pad-to-pad <50 nm die 比例從 60% 提升至 80%
關鍵參數 / 判斷指標
| 指標 | CoW | W2W | 意義 |
|---|---|---|---|
| 互連間距 | 6–15 µm（量產） | 200–300 nm（研究） | 密度 |
| 良率 | 95–99%（角度 D） | 65%（250 nm）/ 20%（200 nm） | 商業化門檻 |
| 對位精度 | ±1 µm（Shibaura TFC-6500） | <50 nm（imec EVG NT3） | 設備門檻 |
| 退火溫度 | 150–300°C | 同 | 後段 BEOL 相容性 |
HBM4 接合技術：TC-NCF vs MR-MUF
HBM4 16-hi 堆疊的接合方式由於層數更多，對熱預算要求更嚴苛，業界在兩種方案間博弈：
| 接合方式 | TC-NCF（熱壓非導電膜） | MR-MUF（大量回焊 + 底填充） |
|---|---|---|
| 溫度 | ~250°C（逐層壓合） | ~230-240°C（一次回焊） |
| 優點 | 每層獨立壓合，精度高 | 吞吐量高、成本低 |
| 缺點 | 16-hi 下熱預算累計偏高 | 大面積底填難均勻 |
| 主要採用 | SK Hynix（HBM3e-16hi），三星早期 | 三星（HBM4 嘗試） |
| 混合鍵合關係 | HB 取代 TC-NCF 需求（2029+） | MR-MUF 被 HB 取代壓力較小 |
nanotwinned（奈米孿晶）銅 / 細晶銅：混合鍵合退火溫度可從標準 300-350°C 降至 270-280°C（降低 20-30°C），解決 16-hi 堆疊中低層 die 的熱預算問題，是 HBM4 混合鍵合商業化的材料關鍵。
（來源：報告_先進封裝技術發展方向_20260722，定錨，2026-07-22）
技術瓶頸 / 風險
- 200 nm 良率懸崖（imec）：銅腐蝕、小焊墊微影 CD 控制、電鍍填孔同時出現問題
- CMP 均一性：焊墊密度需 ≤25%（避免界面空洞），CMP tool 差異直接影響良率
- CoW 良率對晶片尺寸/翹曲敏感：最佳角度需依晶片規格重新校準
- 可靠度長期數據：業界仍在累積，特別是異質材料介面（organic-on-TEOS）
- 16-hi TC-NCF 熱預算：HBM4 16 層堆疊的逐層壓合導致底層 die 累計熱應力過高，nanotwinned 銅是緩解路徑之一
關鍵廠商
| 環節 | 廠商 | 角色 |
|---|---|---|
| CoW 量產 | 3711_日月光投控（市） | ECTC 2026 CoW HB 良率研究，OSAT 龍頭 |
| W2W 研究 | imec（未） | 200 nm 間距驗證，Beyne 團隊 |
| CoW 設備 | Shibaura TFC-6500 | ±1 µm 3σ 對位精度 |
| W2W 對位機 | EVG NT3 | face-to-face overlay <100 nm |
| SoIC 混合鍵合 | 2330_台積電（市） | N65 PIC + N7 EIC 的 SoIC 混合鍵合（COUPE） |
應用場景
- HBM 堆疊：HBM3E/HBM4 die-to-die 混合鍵合（Micron/SK Hynix）
- CPO PIC+EIC 整合（TSMC COUPE）：替代 bump 增加 23× 頻寬密度
- chiplet 異質整合：邏輯 + 記憶體 + 光子 3D 整合
- AI scale-up CPO 終局架構：switch ASIC + 光引擎共平台
相關技術
- 技術_CPO（CPO SoIC 鍵合整合 PIC+EIC）
- 技術_矽光子（SiPh）（SiPh PIC 是 HB 的主要對象之一）
- 技術_玻璃基板（TGV 填銅與 HB 為相鄰製程）
來源
- research_simpletechtrend_CPO矽光子ECTC2026_20260629（ASE CoW ECTC 2026 / imec W2W ECTC 2026）
- 報告_先進封裝技術發展方向_20260722（定錨，2026-07-22；TCB→混合鍵合過渡時程、Amkor 6µm 甜蜜點、TC-NCF vs MR-MUF、nanotwinned 銅）